home *** CD-ROM | disk | FTP | other *** search
/ Whiteline: delta / whiteline CD Series - delta.iso / tools / utils / smc_tt1 / wd.h < prev    next >
Text File  |  1995-11-25  |  9KB  |  148 lines
  1. /*---------------------------------------------------------------*/
  2. /* Belegung der Bit's der einzelnen Register des WD Controllers  */
  3. /* Leider nicht vollständig, aber ausreichend..                  */
  4. /*                                         Roe 11.09.1995        */
  5. /*---------------------------------------------------------------*/
  6.  
  7. /*--- MSR Bitbelegungen -----------------------------------------*/
  8. #define MSR_RST    0x80       /* 1 => reset                      */
  9. #define MENB       0x40       /* 1 => memory enable              */
  10. #define SA18       0x20       /* Diese Bits legen fest, wo       */
  11. #define SA17       0x10       /* der shared Memory auf der       */
  12. #define SA16       0x08       /* Karte liegen soll               */
  13. #define SA15       0x04       /*                                 */
  14. #define SA14       0x02       /*                                 */
  15. #define SA13       0x01       /*                                 */
  16.  
  17. /*--- ICR Bitbelegungen -----------------------------------------*/
  18. #define STR        0x80       /* EEPROM sprichern                */
  19. #define RCL        0x40       /* IO Adresse aus EEPROM lesen     */
  20. #define RX7        0x20       /*                                 */
  21. #define RLA        0x10       /* LAN Addresse aus EEPROM lesen   */
  22. #define MSZ        0x08       /* größe des shared mem's          */
  23. #define DMAE       0x04       /* DMA Enable (583)                */
  24. #define IR2        0x04       /* IRQ index MSB (584)             */
  25. #define IOPE       0x02       /* I/O Port Enable (583)           */
  26. #define OTHER      0x02       /* Other register access (584)     */
  27. #define ICR_WTS    0x01       /* Word Transfer Select            */
  28.  
  29. /*--- BIO Bitbelegungen -----------------------------------------*/
  30. #define RS1        0x80       /* BIOS size bit 1                 */
  31. #define RS0        0x40       /* BIOS size bit 0                 */
  32. #define BA18       0x20       /* BIOS ROM Memory Address Bits    */
  33. #define BA17       0x10       /*                                 */
  34. #define BA16       0x08       /*                                 */
  35. #define BA15       0x04       /*                                 */
  36. #define BA14       0x02       /* BIOS ROM Memory Address Bits    */
  37. #define WINT       0x01       /* W8003 interrupt                 */
  38.  
  39. /*--- IRR Bitbelegungen -----------------------------------------*/
  40. #define IEN        0x80       /* Interrupt Enable                */
  41. #define IRB        0x40       /* Interrupt request bit 1         */
  42. #define IRA        0x20       /* Interrupt request bit 0         */
  43. #define AMD        0x10       /* Alternate mode                  */
  44. #define AINT       0x08       /* Alternate interrupt             */
  45. #define BW1        0x04       /* BIOS Wait State Control bit 1   */
  46. #define BW0        0x02       /* BIOS Wait State Control bit 0   */
  47. #define OWS        0x01       /* Zero Wait State Enable          */
  48.  
  49. /*--- CR Bitbelegungen ------------------------------------------*/
  50. #define STP        0x01       /* stop; software reset            */
  51. #define STA        0x02       /* start                           */
  52. #define TXP        0x04       /* transmit packet                 */
  53. #define ABR        0x20       /* Stop DMA                        */
  54. #define PS0        0x00       /* register page select - 0        */
  55. #define PS1        0x40       /* register page select - 1        */
  56. #define PS2        0x80       /* register page select - 2        */
  57.  
  58. /*--- ISR Bitbelegungen -----------------------------------------*/
  59. #define PRX        0x01       /* packet received no error        */
  60. #define PTX        0x02       /* packet transmitted no error     */
  61. #define RXE        0x04       /* receive error                   */
  62. #define TXE        0x08       /* transmit error                  */
  63. #define OVW        0x10       /* overwrite warning               */
  64. #define CNT        0x20       /* counter overflow                */
  65. #define RDC        0x40       /* remote DMA complete             */
  66. #define ISR_RST    0x80       /* reset status                    */
  67.  
  68. /*-- IMR Bitbelegungen ------------------------------------------*/
  69. #define PRXE       0x01       /* packet received interrupt enable  */
  70. #define PTXE       0x02       /* packet transmitted interrupt enable*/
  71. #define RXEE       0x04       /* receive error interrupt enable    */
  72. #define TXEE       0x08       /* transmit error interrupt enable   */
  73. #define OVWE       0x10       /* overwrite warning interrupt enable*/
  74. #define CNTE       0x20       /* counter overflow interrupt enable */
  75. #define RDCE       0x40       /* DMA complete interrupt enable     */
  76.  
  77. /*-- DCR Bitbelegungen ------------------------------------------*/
  78. #define DCR_WTS    0x01       /* word transfer select            */
  79. #define BOS        0x02       /* byte order select               */
  80. #define LAS        0x04       /* long address select             */
  81. #define BMS        0x08       /* burst DMA select                */
  82. #define AINIT      0x10       /* autoinitialize remote           */
  83.  
  84. #define FTB2       0x00       /* receive FIFO threshold select - 2 bytes */
  85. #define FTB4       0x20       /* receive FIFO threshold select - 4 bytes */
  86. #define FTB8       0x40       /* receive FIFO threshold select - 8 bytes */
  87. #define FTB12      0x60       /* receive FIFO threshold select - 12 bytes */
  88.  
  89. /*--- TCR Bitbelegungen -----------------------------------------*/
  90. #define MCRC       0x01       /* manual crc generation           */
  91. #define LB1        0x02       /* mode 1; internal loopback LPBK=0*/
  92. #define LB2        0x04       /* mode 2; internal loopback LPBK=1*/
  93. #define LB3        0x06       /* mode 3; internal loopback LPBK=0*/
  94.  
  95. #define ATD        0x08       /* auto transmit disable           */
  96. #define OFST       0x10       /* collision offset enable         */
  97.  
  98. /*--- TSR Bitbelegungen -----------------------------------------*/
  99. #define XMT        0x01       /* packet transmitted without error*/
  100. #define COL        0x04       /* transmit collided               */
  101. #define ABT        0x08       /* transmit aborted                */
  102. #define CRS        0x10       /* carrier sense lost - xmit not aborted */
  103. #define FU         0x20       /* FIFO underrun                   */
  104. #define CDH        0x40       /* CD heartbeat                    */
  105. #define OWC        0x80       /* out of window collision - xmit not aborted */
  106.  
  107. /*--- RCR Bitbelegungen -----------------------------------------*/
  108. #define SEP        0x01       /* save error packets              */
  109. #define AR         0x02       /* accept runt packet              */
  110. #define AB         0x04       /* accept broadcast                */
  111. #define AM         0x08       /* accept multicast                */
  112. #define PRO        0x10       /* promiscuous physical            */
  113. #define MON        0x20       /* monitor mode                    */
  114.  
  115. /*--- RSR Bitbelegungen -----------------------------------------*/
  116. #define RCV        0x01       /* packet received intact          */
  117. #define CRC        0x02       /* CRC error                       */
  118. #define FAE        0x04       /* frame alignment error           */
  119. #define FO         0x08       /* FIFO overrun                    */
  120. #define MPA        0x10       /* missed packet                   */
  121. #define PHY        0x20       /* physical/multicast address      */
  122. #define DIS        0x40       /* receiver disable                */
  123. #define DFR        0x80       /* deferring                       */
  124.  
  125.  
  126. /*--- LAAR Bitbelegungen ----------------------------------------*/
  127. #define MEM16ENB   0x80       /* Enables 16bit shrd RAM for host */
  128. #define LAN16ENB   0x40       /* Enables 16bit shrd RAM for LAN  */
  129. #define LA23       0x10       /* Adressen für die Verwendung     */
  130. #define LA22       0x08       /* von shared RAM oberhalb der 1MB */
  131. #define LA21       0x04       /* Grenze (hier nicht verwendet)   */
  132. #define LA20       0x02
  133. #define LA19       0x01
  134.  
  135. typedef struct
  136.   {
  137.   unsigned long rambase;       /* RAM Basisadresse in PC ..       */
  138.   unsigned long ramsize;       /* Laenge des Speichers            */
  139.   unsigned char  eth_addr[6];  /* Boardadresse                    */
  140.   unsigned char tspr_hold;     /* Merker fuer entspr Register     */
  141.   unsigned char pstart_hold;   /* Merker fuer entspr Register     */
  142.   unsigned char pstop_hold;    /* Merker fuer entspr Register     */
  143.   unsigned char nextpacket;    /* Page des naechsten Paketes      */
  144.   unsigned long vme_mem_base;  /* Basisadresse VME Ansteuerung    */
  145.   unsigned short vekt;         /* Interruptvektornummer           */
  146.   unsigned short level;        /* Priotitätslevel                 */
  147.   } adapter_typ;
  148.